vscode的Verilog插件.zip
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vscode verilog sv常用插件
轻松成为设计高手Verilog_HDL实用精解实例源码 （FPGA学习编程资料）
很不错的一份入门fpga的学习资料
Verilog：Verilog是一种硬件描述语言（HDL），用于描述数字电路和系统。通过编写Verilog代码，可以实现对FPGA等可编程逻辑器件的配置和控制。 ET1100：ET1100是一款常用的EtherCAT从站芯片，它是用于实现EtherCAT...
FPGA设计曼彻斯特编解码Verilog源代码 module md (rst,clk16x,mdi,rdn,dout,data_ready) ; // input rst ; input clk16x ; input mdi ; input rdn ; output [7:0] dout ; output data_ready ; reg clk1x_enable ; ...
使用verilog实现一个数字棋钟,在vivado中开发,纯verilog编程_源码
可以使用的开源FFT核
使用的是Quartus (Quartus Prime 22.1std) Lite Edition和Modelsim SE-64 10.4进行编译
停车场车辆进出计数+状态机（Verilog HDL）－－Quartus13.0的EDA课程的Verilog代码
基于FPGA的巴克码实现,verilog编程开发_源码
使用verilog实现一个电子钟,能显示小时分秒以及闹钟功能,在vivado中开发,纯verilog编程_源码
cordic算法的MATLAB仿真和FPGA的verilog编程实现_源码
基于ep4ce6e cyclone4e FPGA设计的vga屏幕自检实验Verilog源码Quartus18.0工程文件 module vga_driver( vga_clk, //系统输入时钟25MHZ disp_dato, //VGA数据输出 hsync, //VGA行同步信号 vsync //VGA场同步信号 ); ...
适用人群：该代码适用于具有FPGA编程和Verilog语言基础的硬件工程师、电子工程师以及对FPGA嵌入式系统开发感兴趣的学生和研究人员。 使用场景及目标：该代码可用于各种需要距离测量的应用场景，例如智能车辆导航、...
基于quartusii平台的数字频率计,verilog编程实现_源码
Verilog HDL程序设计实例详解实验例程配套Verilog设计源代码，可供学习设计参考。
基于CYCLONE2 (EP2C8Q) FPGA 设计锁相环设置时钟Verilog源码Quartus工程文件 module PLL_TEST ( //Input ports. SYSCLK_IN, RST_B, //Output ports. LED_DATA ); //===================================...
Altera推荐Verilog HDL代码风格
基于verilog编程实现的2048点FFT实现不使用IP核_源码
这个方案是一个单FPGA方案，它使用了底层的verilog语言编写硬件逻辑，并结合了应用层的nios2软件架构。这个方案非常适合学习，因为它涉及了编码器模块算法、坐标变换算法、矢量调制算法等等。 这段话涉及到的知识点...
基于cyclone2 (EP2C8Q)设计的多路复用器(4通道8位带三态输出)Verilog源码 quartus 9.0工程 module MUX_4_8 ( //Input ports. DI_SEL, DI_EN, DI_0, DI_1, DI_2, DI_3, //Output ports. DO ); //======...
基于Atrix7 Kitex7 Vertex7系列FPGA的DDR3内存驱动器代码（Verilog语言），把2GB的内存做成一个可以同时读写的大型FIFO 有代码，有测试文档
matlab_vivado2019.2平台下通过verilog编程实现带通滤波器_源码
AES加解密的verilog的编程实现ISE14.7进行综合布局布线_源码
18位精度，2.5us更新速率，解决复位引起的没有输出问题
基于FPGA的数字时钟设计,在vivado中开发,纯verilog编程_源码
VCS和verdi的实现编译verilog代码
matlab_基于FPGA的SVD奇异值分解verilog编程实现,含testbench测试程序_源码